Use este identificador para citar ou linkar para este item: http://hdl.handle.net/11624/534
Registro completo de metadados
Campo DCValorIdioma
dc.contributor.authorButzke, Frederico Scherer-
dc.typeTrabalho de Conclusão de Cursopt_BR
dc.language.isoenpt_BR
dc.titleA SystemC behavioral model for delay variation analysis in asynchronous designs.pt_BR
dc.date.issued2015-
dc.degree.localSanta Cruz do Sulpt_BR
dc.contributor.advisorTedesco, Leonel Pablo-
dc.degree.departmentCurso de Ciência da Computaçãopt_BR
dc.description.abstractThe evolution of the manufacturing processes in the semiconductor industry are pushing the limits of physics every new technology generation. This growth represents a larger number of transistors per square inch in every generation. Today the predominant design style is synchronous design with complementary metal-oxide-semiconductor being the manufacturing standard. But, within the present decade, some of fundamental limits of physics are going to be reached. Thus, the manufacturing companies are always searching novel ways to overcome the rapid incoming challenges in the manufacturing technologies, e.g. transistor leakage in submicron processes and minimum transistor length limit. Even though there are many talented engineers, physicists and chemists, those limits are becoming more challenging every new manufacturing generation. Thus, new design styles appear as possible solutions, such as asynchronous circuits. However, this design style is still not mature enough in the market. There are some practical aspects that makes this style not attractive for design houses. For instance, asynchronous circuits have a higher timing requirement for verification and testing since they may have many timing assumptions that must be understood by the designers and well covered by verification tools. Therefore, the present thesis is going to focus in asynchronous circuits verification through the design of an environment for random wire and gate delays. This work will present a simulation framework built on top of SystemC that models asynchronous designs, where components of the design are mapped to a thread and are assigned to a delay value for each round of simulation. The logic functions of the design are verified with a predefined testbench, then the results are compared against the expected behavior to ensure the model remains working though the environment changes its characteristics. To perform the verification, the testbench runs the model many times with different delays for gates and wires, considering some limits in the operating conditions. The case study chosen for this thesis is a pipeline controller based on fundamental mode assumptions where the testbench will apply new input values to the controller just after its internal state has stabilized. The controller output logic functions are decomposed in gate networks that are mapped to SystemC modules. For each module, the inner components, including wire connections, are mapped into SystemC threads. The controller is simulated and a testbench representing a pipeline test is executed generating stimulus for the design. In the end, the testbench reports system measures and whether the design has passed or failed due to variability of the operating conditions.pt_BR
dc.description.notaInclui bibliografia.pt_BR
dc.subject.otherCircuitos integrados digitaispt_BR
dc.subject.otherSemicondutorespt_BR
dc.subject.otherTransistorespt_BR
dc.identifier.urihttp://hdl.handle.net/11624/534-
dc.date.accessioned2015-08-21T17:25:49Z-
dc.date.available2015-08-21T17:25:49Z-
dc.degree.grantorUniversidade de Santa Cruz do Sulpt_BR
dc.description.resumoA evolução no processo de manufatura de semicondutores vem forçando os limites conhecidos da física ao extremo, a cada nova geração. Essa evolução representa um aumento significativo de transistores em uma única pastilha de silício. Hoje em dia, a técnica mais difundida de manufatura de circuitos usa Óxido-Metal Semicondutor Complementar, porém nas próximas gerações de semicondutores essa técnica irá enfrentar dificuldades pois alguns limites fundamentais da física serão alcançados. Portanto, as empresas de manufatura estão constantemente buscando novas técnicas para vencer os desafios do limite da física que os novos processos vem introduzindo, como o "vazamento" de potência em processos submicrometro e o tamanho mínimo de largura do canal de um transistor. Embora muitos engenheiros brilhantes existem, esses limites fundamentais serão alcançados em breve. Portanto, novos estilos de projeto são considerados como uma possível evolução. Entre eles estão os circuitos assíncronos. Hoje em dia, essa metodologia de circuitos ainda não ganhou adesão entre projetistas e empresas de projeto pois eles possuem maiores requisitos para a verificação funcional pois esses circuitos precisam ser bem planejados para que não tenham pressupostos temporais errados. Nesse contexto a solução apresentada nesse trabalho entra como uma possível ferramenta de suporte, onde o foco será a verificação de circuitos assíncronos com atrasos em portas lógicas e em fios de uma maneira não determinística. Este trabalho apresenta o desenvolvimento de um arcabouço baseado na biblioteca de classes SystemC. Cada componente do projeto será mapeado em threads em SystemC e terá um atraso variável. Uma vez que o projeto está verificado, os resultados são comparados com os resultados esperados para garantir que o protocolo é funcional mesmo com atrasos não programados. Para executar essa verificação o ambiente irá rodar o modelo do circuito muitas vezes, atribuindo novos atrasos a cada nova rodada. O caso de estudo escolhido para ser verificado com o ambiente proposto é um controlador de pipeline que usa pressupostos temporais em portas lógicas e fios. Uma vez que o circuito é gerado, cada um de seus componentes vai ser mapeado como um processo em SystemC. A partir do modelo em SystemC o controlador é simulado em um ambiente que representa uma pipeline em execução gerando estímulos para o projeto. No final da verificação o ambiente de simulação irá reportar as métricas do sistema e se o controlador passou ou não no teste.pt_BR
Aparece nas coleções:Engenharia de Computação

Arquivos associados a este item:
Arquivo Descrição TamanhoFormato 
Trabalho de Conclusão - Frederico Butzke.pdf2.13 MBAdobe PDFVisualizar/Abrir


Este item está licenciado sob uma Licença Creative Commons Creative Commons